Yosys/ABC論理合成
ブラウザ上でSystemVerilog記述のRTLを編集し、オープンソースのYosys、ABCによる論理合成を試せます。
Verilog RTL
合成ログ
（論理合成を実行するとログが表示されます）
ゲートレベルネットリスト
（論理合成を実行するとnetlistが表示されます）
中間AIG (And-Inverter Graph)
ABCによる論理最適化の直前に、回路をAND/NOTからなるAIGへ変換した結果
（論理合成を実行するとAIGが表示されます）
論理最適化後
ABCによる論理最適化と汎用ゲートへのマッピング後の回路構造
（論理合成を実行すると最適化後の回路が表示されます）