レポート課題

課題内容

独自のVLSIを設計してみましょう
締切: 2025/7/31

汎用アーキテクチャ回最終レポート

汎用アーキテクチャ回の最終レポートとして、以下のいずれか1つに取り組んでみてください

課題A: 汎用プロセッサのVLSI実装

講義で取り扱ったシングルサイクルプロセッサ or 同等の機能を持ったRV32I汎用プロセッサに、改良を加えた上で、Design Compilerで論理合成、Innovusで配置配線し、以下についてまとめてください

論理合成の結果: 改良前後における消費電力や最大動作周波数、面積の変化
配置配線の結果: 改良後のプロセッサについて、最終的に得られたレイアウト

改良のアイディアとしては、ISAの変更 (RISC-V RV32IMなど)、マイクロアーキテクチャの変更（パイプライン化、分岐予測器の追加など）、その他のRTL設計の変更（I/O回路の追加、あるいはSystemVerilog記述方法の変更など）が挙げられます。講義で示した2段パイプラインプロセッサや5段パイプラインプロセッサ、分岐予測器のRTL設計を改良案ということで利用しても良いです

課題B: オープンEDAを活用したVLSI実装

講義で取り扱った汎用プロセッサ or 独自に設計した回路を、オープンなVLSI設計環境を利用して論理合成・配置配線、または手動レイアウトし、その結果についてまとめてください

設計環境の例としては、mflowgenやOpenLane、OpenROADといったものを想定していますが、これらに限りません

結果は図表を用いて2ページ以内のドキュメントにまとめ、設計した回路やスクリプトのソースコードとともにまとめて提出してください

提出ファイル: zip等の圧縮ファイル (pdfとソースコードを含む)
- A4, 2ページ以内のpdf
- 設計した回路やスクリプトのソースコード
提出先: UTOL講義ページの「汎用アーキテクチャ回最終レポート」
締切: 2025/7/31 24:00 (JST)